它的主要控制思想是：在全桥逆变拓扑中，每个桥臂上的两个开关管带死区的互补导通，桥臂之间的位于对角线上的开关管导通相差一个移相角α，其中超前导通的桥臂一般被称为超前臂（也叫固定臂），另一个桥臂被成为滞后臂（也称为移相臂）。
目前在通信电源等开关电源领域，移相全桥软开关拓扑是首选的电路结构之一，专用的移相控制芯片也已在这些场合大量应用。但针对中大功率应用领域，目前的专用移相控制芯片仍然存在一定的不足。
本文采用Altera公司的CycloneII系列FPGA芯片实现了基于移相PWM全桥控制模式的脉宽调制输出实现了大功率逆变电源的设计，简化了控制电路，提高了可靠性，并且本设计可应用于其他低压大电流输出的中大功率逆变电源场合（即数字化开关电源领域），应用领域广泛。
目前市场上常见的专用移相控制芯片主要有：Micro Leaner公司的ML4828，以及TI公司的UC3875系列、UC3879、UCC3895等等。
几款移相控制芯片的性能参数或多或少存在一定的区别，但它们基本的工作方式以及控制原理是完全相同的。下面以UC3875为例，其内部主要由脉宽调制信号产生电路、移相形成电路以及辅助电路3大部分构成。其中，脉宽调制部分由振荡电路、误差放大器及锯齿波发生器等构成，其产生移相脉冲逻辑如图1所示。
图1 产生移相脉冲时序逻辑图
本设计之初的思路是利用现有专用移相控制芯片作为大功率逆变电源的控制核心，实现大功率逆变电源的移相全桥控制。在实际研究中，发现移相全桥控制芯片在应用到大功率逆变电源领域时存在不足。主要缺点有如下两点：
可设置的死区时间范围较小，可调死区时间过窄，由于其芯片设计原理的根本性缺陷，存在临界点的滞环振荡问题。其中，缺点1由表1的专用移相控制芯片的性能对比可以看出几款移相控制芯片可调范围无一例外的将其可调范围限定在500nS左右，而其可设置的死区时间均在2～4uS左右。这个时间等级在驱动以MOSFET高速器件为功率开关器件的中小功率逆变电源时是合适的。
然而对于大功率逆变电源一般都以IGBT为开关器件，由于IGBT存在拖尾电流效应，其开关频率一般在20kHz至60kHz，对于同一桥臂上下开关管的IGBT的死区时间必须大于3微秒，一般为4～10微秒。若使用目前的几款专用移相开关器件，均不符合要求。
缺点2则是在实际调试中发现的，由于移相芯片设计上固有的误差放大器内部输入阈值比较点，当移相控制芯片的误差输入给定端的输入值到达固定的该点时输出波形存在滞环振荡的现象。如图2所示为利用示波器无限余辉模式观测到的发生振荡时的UC3875输出PWM的抖动范围。
图2 误差放大器输入值到达特定值点的滞环振荡
3 系统硬件设计本设计采用的可编程逻辑芯片为Altera公司的CycloneII系列的EP2C5T144C8的FPGA芯片，其内部含有4608个逻辑单元、26个M4K块（共计约14K Bytes的RAM存储单元）以及2个内嵌锁相环电路，EDA设计环境为Altera公司的Quartus II集成开发环境，仿真软件为ModelSim；单片机部分选用富士通公司的16位增强型单片机MB90F352S。
可编程逻辑器件是指一切可以通过软件手段更改、配置器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。随着电子工艺的不断改进，现代数字电路的发展速度很快，低成本高性能的FPGA/CPLD器件不断推陈出新，使其成为硬件设计的首选方式之一。
目前常用的可编程逻辑器件主要有复杂可编程逻辑器件（CPLD）和现场可编程逻辑阵列（FPGA）两种。本设计选用的Cyclone II的 EP2C5T144C8器件提供了相当于13个18比特x 18比特的乘法器，可以实现通用数字信号处理（DSP）功能，如有限推动响应（FIR）滤波器、快速傅立叶变换（FFT）、相关器、编/解码器和数字控制振荡器（NCO）。 与基于逻辑单元（LE）的乘法器相比，嵌入式乘法器提供了更高的性能和逻辑效率。
把FPGA/CPLD应用于嵌入式控制系统，同单片机结合起来，更能体现其在系统可编程、使用方便灵活的特点。本文设计实现的数字化弧焊逆变电源，利用单片机与可编程逻辑器件共同构建数字控制系统，如图3所示，单片机用以统筹整个焊接过程的控制管理，而复杂的算法和逻辑控制包括PID算法和PWM生成策略均由可编程逻辑器件FPGA完成，外围电路可以大大简化，提高系统的可靠性。
图3 弧焊逆变电源数字控制系统框图
其主要控制思想为：系统通过霍尔电流反馈实时采样输出电流信号，将反馈通过16位富士通单片机中自带的10位A/D转换（最快转换速率达3μS），将模拟量转换为数字量并实时送入FPGA中。另外同时将面板参数给定也送入FPGA中，通过在FPGA中的PID算法模块生成控制PWM模块占空比的参数给定，最后由PWM模块输出四路驱动波形，从而完成了整个系统的一个周期的运转。
4 FPGA中主要模块的设计（略）完整的FPGA/CPLD设计流程应包括：电路设计与输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证、板级仿真验证与调试等主要步骤。
本设计通过Verilog HDL语言完成各部分模块的设计与生成，仿真验证则是通过编写测试文件TestBench在ModelSim环境下仿真，最后均在QuartusII环境综合并下载到EP2C5中运行。限于篇幅，以下各模块的说明中均未给出具体的Verilog语言的源程序，仅说明各模块的具体功能和实现方法。
下面仅介绍本设计FPGA中主要的四个模块：PID算法模块、PWM生成模块、死区模块和安全互锁模块。各模块连接框图如图4所示，
图4 FPGA中主要模块连接示意图
本设计中用到的主时钟为10MHz的有源晶振产生的时钟信号进入FPGA后经内部的PLL锁相环倍频至100MHz。
5 仿真与实验波形(略)图11 主控板实例照片
6 总结数字化PI的优势在于PI参数修改的方便性，这就使得电源在全负载区间内均能获得良好的性能。 由实际实验波形可看出，本设计获得较好的电流波形。在数字化的主控系统中配合数字化的PWM，就避免了D/A转换环节，也提高了精度。
另外，采用FPGA不仅可以实现数字化的PWM，还可以实现一些所需的数字逻辑的数字电路功能，这就大大减小了控制板的面积和外扩元器件的数量，同时也使得系统的可靠性得以提高。
但是，从设计中也发现数字式PWM控制也存在不足，即数字式PWM以计数器当定时器，因此存在分辨率的问题，数字式PWM的定时器采用数字计数器，即若数字计数器的位数为N（即计数值周期为N+1；计数值周期不含时间概念，只有数值概念），则计数脉冲时钟的频率即为数字PWM的分辨率，而数字式PWM的分辨率就是其占空比可变化的最小值。
用公式表示为：若计数器的计数值周期为N+1，则数字PWM的分辨率为：D=1/(N+1)。模拟式控制时的PWM理论上可以为占空比区间内的任意值，不存在分辨率的问题，而数字式的PWM占空比为离散化的。
一点遗憾是，由于时间的关系，未能将本设计中的模块实现基于WISHBONE标准的SOC电路互连接口规范，否则本设计中的模块可以生成通用IP，适用性更广。
下面则是本设计过程中的一些体会：综合之前一定要进行仿真，这是因为仿真会暴露不少的逻辑错误,所以建议这样做。如果不做仿真，没有发现的逻辑错误会进入综合器，使综合的结果产生同样的逻辑错误。
阻塞和非阻塞赋值的语言结构是Verilog 语言中最难理解概念之一，本人看到许多相关文献推荐可综合风格的Verilog模块阻塞和非阻塞赋值编程的八个原则，在本设计中严格遵守了它们，深感获益匪浅，在此也推荐出来：
1、时序电路建模时，用非阻塞赋值。2、锁存器电路建模时，用非阻塞赋值。3、用always块建立组合逻辑模型时，用阻塞赋值。4、在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。5、在同一个always块中不要既用非阻塞赋值又用阻塞赋值。6、不要在一个以上的always块中为同一个变量赋值。7、用$strobe系统任务来显示用非阻塞赋值的变量值8、在赋值时不要使用 #0 延迟编写实用性强的模块是一件复杂而细致的工作，需要极其认真的工作态度和作风。另外，需要编写testbench对模块性能进行详尽完备的测试，才能保证其可靠性。
对于本系统设计过程中，非常好用的功能是Quatus II软件内嵌的SignalTap II 嵌入式逻辑分析仪。SignalTap II逻辑分析仪在每个器件中支持逻辑分析仪IP函数的多个实例。此特性实现了器件中每个时钟域上单独且唯一的嵌入式逻辑分析仪功能。
在设计时，曾考虑到利用Nios II处理器设计集成性更强的片上可编程系统（SOPC）解决方案，但考虑到FPGA中并不内含A/D模拟部分，必须外加转换芯片。于是本设计选用了含有高速A/D转换的16位单片机作补充，于是就干脆未使用Nios II这个功能强大的内嵌处理器，甚感遗憾。
恰给ALTERA公司一点建议是希望将来能有一款内嵌A/D的FPGA芯片（因为接口部分不可避免存在模拟量输入），这样Nios II内嵌处理器可以真正发挥性能，最终能做到单片片上可编程系统（SSOPC）。
（本文选编自《电气技术》，原文标题为“基于FPGA的数字化逆变电源的嵌入式系统设计”，作者为陈亮、朱伟建等。）
